Integración de diagramadores en sistemas de propósito dedicado

Abstract

El desarrollo de diagramadores presenta varios inconvenientes a la hora de su implementación en sistemas de propósito dedicado (conmutación de tareas, manejo de pila, etc). El análisis de sistemas de tiempo real duro es tradicionalmente pesimista y usualmente exige un sobredimencionamiento de los recursos computacionales para su implementación. Si bien esta sobreestimación puede ser compatible con los costos de grandes sistemas de tiempo real (aviónica, sistemas de seguridad, etc.), resulta intolerable al implementar sistemas de propósito dedicado a escala masiva (industria automotriz, maquinarias, etc). El presente trabajo describe un diagramador PMC (Períodos Monotónicos Crecientes), cuyas ranuras, disparadas por un temporizador, no son fijas, sino que se adecuan a la próxima tarea a ser despachada, logrando un rendimiento óptimo. El tiempo de ranura de ejecución del sistema, es un parámetro muy importante cuando se desea mejorar la performance del sistema ( [1], [2], [6] y [7]). Basándose en estas consideraciones se propone la implementación de un diagramador, que reduce la sobrecarga de diagramación y evita los bloqueos inherentes a los sistemas de ranuras fijas, empleando circuitos lógicos programables de alta complejidad (CPLD) y bajo costo. Al integrar la mayor parte del diagramador en un chip, se reduce notablemente los cálculos que debe realizar el procesador para obtener la próxima tarea a ser ejecutada.