Análisis y simulación de procesadores RISC-V en plataforma ISA abierta

Abstract

Cualquier implementación SoC (System on Chip) que incluya algún procesador embebido debe pagar regalías (royalties) a través de la compra de la propiedad intelectual o de la licencia arquitectural. Es de gran importancia, para superar las brechas en el diseño e implementación, la idea de introducir una interfaz Software/Hardware abierta (ISA abierta) RISC V, que sea una realidad, no sometida a regalías. En 2010 nació una iniciativa en la Universidad de California en Berkeley para desarrollar el procesador RISC-V de ISA abierto y público que elimina la mayor parte de las restricciones impuestas por los ISAs propietarios. El objetivo del proyecto de investigación es centrarse en los Procesadores Docentes (ProcDoc-RV), en línea con los autores Paterson y Hennesy, y en los Procesadores sencillos (Micro-RV), orientados a aplicaciones embebidas, para actividades de investigación, análisis y simulación arquitectónica, a fin de determinar métricas cualitativas y cuantitativas de rendimiento de dichos Procesadores. Este documento se corresponde con el proyecto PID sobre RISC V, de la UTN Mendoza, en articulación con la Universidad de Zaragoza (España), que se espera fomente la difusión de la temática, y una mayor innovación en el desarrollo e implementación de productos electrónicos, se puedan compartir diseños y lograr accesibilidad a usuarios en general (y para aplicaciones específicas), solucionar problemas sin realizar grandes inversiones, y cualificar profesionales en el área. El personal principal relacionado a esta línea de investigación son docentes de la UTN Mendoza, y de la Universidad de Zaragoza, en las Cátedras afines a las Arquitecturas de Computadoras.