Subir material

Suba sus trabajos a SEDICI, para mejorar notoriamente su visibilidad e impacto

 

Mostrar el registro sencillo del ítem

dc.date.accessioned 2021-08-02T13:17:05Z
dc.date.available 2021-08-02T13:17:05Z
dc.date.issued 2011
dc.identifier.uri http://sedici.unlp.edu.ar/handle/10915/121930
dc.description.abstract En este trabajo se presenta el diseño y layout de un circuito multiplicador de una frecuencia de entrada de 10MHz para obtener una salida de 80MHz a través de un PLL (Phase Locked Loop: Lazo de Seguimiento de Fase) digital, utilizando la tecnología CMOS estándar de 0.6 μm. es
dc.format.extent 160-163 es
dc.language es es
dc.subject Circuito multiplicador de la frecuencia es
dc.title PLL Digital Multiplicador de Frecuencia integrado en un proceso CMOS estándar es
dc.type Objeto de conferencia es
sedici.identifier.isbn 978-950-34-0749-3 es
sedici.creator.person Pacheco, Gonzalo Andrés es
sedici.subject.materias Ingeniería es
sedici.description.fulltext true es
mods.originInfo.place Centro de Técnicas Analógico-Digitales es
sedici.subtype Objeto de conferencia es
sedici.rights.license Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International (CC BY-NC-SA 4.0)
sedici.rights.uri http://creativecommons.org/licenses/by-nc-sa/4.0/
sedici.date.exposure 2011-09
sedici.relation.event II Congreso de Microelectrónica Aplicada (μEA 2011) (La Plata, 7 al 9 de septiembre de 2011) es
sedici.description.peerReview peer-review es
sedici.relation.bookTitle Libro de Memorias: II Congreso de Microelectrónica Aplicada 2011 es


Descargar archivos

Thumbnail
Documento completo
Descargar archivo (289.8Kb) - PDF

Este ítem aparece en la(s) siguiente(s) colección(ones)

Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International (CC BY-NC-SA 4.0) Excepto donde se diga explícitamente, este item se publica bajo la siguiente licencia Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International (CC BY-NC-SA 4.0)